Rumore dovuto a Trappole in Tecnologie MOSFET all'Avanguardia fino a Temperature Criogeniche

Understanding bulk and interface traps in MOS transistor dielectrics, as well as their effect on drain and gate current noise, is fundamental in modern CMOS technology development and performance optimization. These traps behave as carrier capture/emission centers with atomic scale dimensions. They are either introduced during the manufacturing process or created during device operation. They strongly affect reliability, performance, and noise. With the ongoing miniaturization of transistors and the introduction of new materials and device architectures, keeping under control these defects has become a key factor in the market implementation of any technological breakthrough. Trapping/de-trapping noise is caused by charge/discharge of dielectric defects during the operation of the MOSFET, leading to unwanted variation of the device currents. These random current fluctuations can take the form of random telegraph noise or 1/f noise, depending on the number of traps involved. Random telegraph noise can lead to the failure of key circuit elements such as SRAM, while 1/f noise remarkably affects the performance of analog circuits. Additionally, trapping/de-trapping noise can be seen as a lens through which we can study the nature and electrical behavior of these atomic-scale defects. Therefore, noise analysis is a powerful nondestructive tool to characterize the quality of the gate dielectrics and interfaces. This thesis extensively develops these two aspects of noise: from unwanted current/voltage fluctuations to characterization method to study the physical mechanisms related to the defects in modern CMOS technologies. In particular, we developed original models for trapping/de-trapping noise that advance the state-of-the-art for nowadays ultrascaled MOSFETs. The models allow us to critically scrutinize the expressions commonly used to characterize the quality of devices from 1/f noise measurements. Moreover, extensive characterization work allowed us to gain new insights into the pros and cons of different characterization methods applied to stressed devices, cutting-edge applications (such as quantum computing), and future technologies (such as 3D integration and novel Forksheet architectures). With these experimental studies, we produced new knowledge on the trapping/de-trapping mechanisms at cryogenic temperatures and on the features of native defects present in low-thermal budget SiO2/HfO2 dielectric stacks used for 3D integration.

Comprendere le trappole alle interfacce ed all’interno dei dielettrici nei transistor MOS, nonché il loro effetto sul rumore nella corrente di drain e di gate, è fondamentale nello sviluppo delle moderne tecnologie CMOS e nell'ottimizzazione delle prestazioni. Queste trappole si comportano come centri di cattura/emissione di portatori di carica ed hanno dimensioni su scala atomica. Vengono introdotte durante il processo di produzione o create durante il funzionamento del dispositivo. Inoltre, influiscono fortemente sull'affidabilità, sulle prestazioni e sul rumore. Con la continua miniaturizzazione dei transistor e l'introduzione di nuovi materiali e architetture di dispositivi, tenere sotto controllo questi difetti è diventato un fattore chiave nell'implementazione sul mercato di qualsiasi innovazione tecnologica. Il rumore dovuto alle trappole è dovuto alla carica/scarica dei difetti nei dielettrici durante il funzionamento del MOSFET, con conseguente variazione indesiderata delle correnti del dispositivo. Queste fluttuazioni casuali di corrente possono assumere la forma di rumore telegrafico casuale o rumore 1/f, a seconda del numero di trappole coinvolte. Il rumore telegrafico casuale può portare al guasto di elementi chiave del circuito come la SRAM, mentre il rumore 1/f influisce notevolmente sulle prestazioni dei circuiti analogici. Inoltre, il rumore dovuto alle trappole può essere visto come una lente attraverso la quale possiamo studiare la natura e il comportamento elettrico di questi difetti su scala atomica. Pertanto, l'analisi del rumore è un potente strumento non distruttivo per caratterizzare la qualità dei dielettrici e delle interfacce. Questa tesi sviluppa ampiamente questi due aspetti del rumore: dalle fluttuazioni indesiderate di corrente/tensione al metodo di caratterizzazione per studiare i meccanismi fisici legati ai difetti nelle moderne tecnologie CMOS. In particolare, abbiamo sviluppato modelli originali per il rumore dovuto alle trappole che migliorano lo stato dell’arte in MOSFET ultrascalati. I nuovi modelli ci consentono di esaminare criticamente le espressioni comunemente utilizzate per caratterizzare la qualità dei dispositivi dalle misurazioni del rumore 1/f. Inoltre, un ampio lavoro di caratterizzazione ci ha permesso di acquisire nuove conoscenze sui pro e contro dei diversi metodi di caratterizzazione applicati a dispositivi sottoposti a stress, applicazioni all'avanguardia (come l'informatica quantistica) e tecnologie future (come l'integrazione 3D e le nuove architetture Forksheet). Con questi studi sperimentali abbiamo prodotto nuove conoscenze sui meccanismi di intrappolamento/de-intrappolamento a temperature criogeniche e sulle caratteristiche dei difetti nativi presenti negli stack dielettrici SiO2/HfO2 a basso budget termico utilizzati per l'integrazione 3D.